A HARDWARE IMPLEMENTATION OF THE APE100 ARCHITECTURE

BARTOLONI, A.; BASTIANELLO, G.; BATTISTA, C.; CABASINO, S.; MARZANO, F.; PAOLUCCI, P. S.; PECH, J.; RAPUANO, F.; PANIZZI, E.; SARNO, R.; TODESCO, G. M.; TORELLI, M.; TROSS, W.; VICINI, P.; CABIBBO, N.; FUCCI, A.; TRIPICCIONE, R.

doi:10.1142/s0129183193000744

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A HARDWARE IMPLEMENTATION OF THE APE100 ARCHITECTURE

BARTOLONI, A. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
BASTIANELLO, G. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
BATTISTA, C. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
CABASINO, S. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
MARZANO, F. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
PAOLUCCI, P. S. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
PECH, J. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
RAPUANO, F. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
PANIZZI, E. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
SARNO, R. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
TODESCO, G. M. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
TORELLI, M. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
TROSS, W. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
VICINI, P. INFN, Sezione di Roma. I, Piazzale, A. Moro, I-00100 Roma, Italy
CABIBBO, N. INFN, Sezione di Roma II, Via E. Carnevale, I-00173 Roma, Italy
FUCCI, A. CERN, CH-1211 Geneva 23, Switzerland
TRIPICCIONE, R. INFN, Sezione di Pisa, Via Livornese, I-56010 Pisa, Italy

2011-11-20

Published in:

International Journal of Modern Physics C. - World Scientific Pub Co Pte Lt. - 1993, vol. 04, no. 05, p. 969-976

Computational Theory and Mathematics

Statistical and Nonlinear Physics

English APE100 processors are based on a simple Single Instruction Multiple Data architecture optimized for the simulation of Lattice Field Theories or other complex physical systems. This paper describes the hardware implementation of the first APE100 machine.

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